从零到千兆：KSZ9031 PHY芯片在Zynq PS端的驱动移植心路历程
从零到千兆：KSZ9031 PHY芯片在Zynq PS端的驱动移植心路历程
作为一名嵌入式工程师，在资源受限的中小型硬件团队中工作，经常会遇到各种非标准器件的驱动适配挑战。最近在基于Xilinx Zynq-7000平台的项目中，我们就遇到了一个典型的难题：如何为Micrel KSZ9031千兆以太网PHY芯片在Zynq PS端移植LwIP协议栈驱动。这不是一次简单的代码移植，而是一场从硬件配置到软件调试的完整技术探险。
在实际项目中，选择KSZ9031这样的非默认PHY芯片往往出于成本、性能或供应链的考虑，但这意味着我们需要独自完成整个驱动适配过程。从硬件连接的确认，到Vivado工程的配置，再到LwIP库的深度修改，每一个环节都可能隐藏着意想不到的陷阱。这次经历让我深刻体会到，在嵌入式网络开发中，对PHY芯片的深入理解和寄存器级调试能力是多么重要。
1. 硬件基础与平台搭建
1.1 芯片选型与硬件连接
我们的项目基于Xilinx Zynq-7000系列中的XC7Z020芯片，这是一款集成了双核ARM Cortex-A9处理器和FPGA架构的异构计算平台。PHY芯片选择了Micrel（现被Microchip收购）的KSZ9031RNX，这是一款支持10/100/1000Mbps自适应的千兆以太网物理层收发器。
在硬件设计阶段，需要特别注意KSZ9031与Zynq PS端的接口连接。KSZ9031通过RGMII（Reduced Gigabit Media Independent Interface）与Zynq的GEM（Gigabit Ethernet Controller）连接，这种接口相比GMII减少了信号线数量，但对时序要求更加严格。
关键硬件连接配置：
- Bank电平设置：PS端Bank1的电平需要配置为LVCMOS 3.3V
- MDIO管理接口：使用MIO52用于MDIO通信，实现PS对PHY芯片的寄存器配置
- 时钟配置：确保提供稳定的125MHz参考时钟给PHY芯片
- 复位电路：需要正确处理PHY芯片的上电复位时序
实际项目中，我们曾遇到因复位时序不当导致的PHY识别失败问题。后来通过从Zynq PS端引出控制线到PHY的RSTn引脚，在软件初始化时添加适当延时，确保了PHY芯片上电稳定后再进行配置。
1.2 Vivado工程配置
在Vivado中创建工程时，需要特别注意PS-PL的配置。由于我们只使用PS端的以太网控制器，不需要通过AXI总线扩展，可以取消勾选默认的AXI GP0接口，这有助于减少资源占用和功耗。
以太网控制器配置步骤：
- 创建Block Design并添加ZYNQ7 Processing System IP核
- 双击IP核进入配置界面，在PS-PL Configuration中取消不必要的接口
- 在Peripheral I/O Pins中使能Ethernet 0，并选择MIO连接方式
- 配置MIO16-MIO27用于RGMII接口，MIO52用于MDIO管理
- 设置UART1到MIO48-49用于调试信息输出
# 示例TCL脚本片段 - 自动化工程配置 set_property -dict [list \ CONFIG.PCW_FPGA0_PERIPHERAL_FREQMHZ {100} \ CONFIG.PCW_USE_M_AXI_GP0 {0} \ CONFIG.PCW_ENET0_PERIPHERAL_ENABLE {1} \ CONFIG.PCW_ENET0_ENET0_IO {MIO 16 .. 27} \ CONFIG.PCW_ENET0_GRP_MDIO_ENABLE {1} \ CONFIG.PCW_ENET0_GRP_MDIO_IO {MIO 52 .. 53} \ CONFIG.PCW_ENET0_RESET_ENABLE {0} \ ] [get_bd_cells processing_system7_0] 配置完成后，通过Validate Design检查连接正确性，然后生成HDL Wrapper和比特流文件。最后导出硬件设计到Vitis开发环境，为后续的软件驱动开发做好准备。
2. LwIP库深度修改与适配
2.1 理解LwIP的PHY识别机制
Xilinx SDK中自带的LwIP库默认支持一些常见的PHY芯片，如Marvell的88E1111等，但KSZ9031并不在默认支持列表中。这就需要我们深入理解LwIP的PHY识别和速度检测机制，并为其添加专门的补丁。
LwIP通过MDIO接口读取PHY芯片的标识寄存器来识别芯片型号。KSZ9
