介绍 DFT 测试中 On-Chip-Clock Controller (OCC) 的作用、原理及设计方法。OCC 用于结构性测试的 At-Speed Delay 测试中管理时钟，解决 ATE 无法提供高速时钟及 PLL 时钟切换问题。文章详细阐述了基于移位寄存器的 OCC 基本结构及其优化方案，包括 Synopsys 工具实现的不同工作模式与时序图。此外，还总结了 OCC 插入规则，涵盖自由运行时钟、分层设计中 Wrapper/No-Wrapper Cores 以及 Divider 场景下的插入策略，确保所有寄存器时钟可控且无级联风险。
OCC 的全称是 On-Chip-Clock Controller，主要作用是在结构性测试的 At-Speed Delay 测试中进行时钟管理。
下图所示是 Scan Test 的基本过程：
所以，需要一个模块来对测试过程中的时钟进行控制，OCC 就是来完成这项任务。
关于 Scan Test 的过程的一些补充：
B 站视频讲解部分。(待补充)
插入 OCC 之后，Design 中的时钟结构如下图所示，所有 regs 的时钟都来自 OCC 的输出端口。
如何设计一个 OCC 呢？先来考虑如下几点：
有了这样一个基本思路之后，就可以来设计 OCC 电路。
一个基于 N bits 移位寄存器的 OCC 的基本结构如下图所示：
在示例 1 的 OCC 已经能够完成时钟切换的功能，但是它存在一定的风险：
所以需要对其进行优化，优化之后的 OCC 如下图所示，整体结构和示例 1 中的类似，最大的不同是 scan_en 上多了一级由 slow clock 驱动的 sen_retiming 寄存器。
该 OCC 对应的时序图如下所示：
在分析该 OCC 之前，首先要明确：slow clock 是由 ATE 提供的，可以在外部进行控制；Func clock 是由芯片内部的 PLL 产生，是 free-running 的。
然后来具体分析 OCC 的工作过程：
如此以来，虽然 slow clock cycles 和 Launch Clock Cycles、Capture Clock Cycles 之间的时间是固定的，但是 scan en 和 slow clock cycles 之前的时间间隔可以通过 ATE 动态调整，进而使得 Launch Clock Cycles、Capture Clock Cycles 的到来时间也可以实现动态调整。
使用 Synopsys 工具实现 Scan 的时候，OCC 插入前后的电路结构如下图所示：
OCC 的基本结构如下图所示，其中 test_se = scan_en，ate_clk = slow_clock。（这里给出的只是一个概念性的逻辑结构，并非真正的功能实现。）
不同工作模式下的时钟通路如下所示：
Func Mode：
Shift Mode：
Slow Capture Mode：
Fast Capture Mode：
Synopsys 的 OCC 可以分为如下三大部分：
基于 Synopsys OCC，Fast Capture Mode 下对应的时序图如下所示：
OCC 可以直接在 RTL 阶段（前端设计过程中）插入，也可以在 DFT Flow 中插入。OCC 的插入并不是随意的，需要满足如下基本原则：
结合具体的实例，来看看如何在不同的 Design 中插入 OCC。（在这些示例中，假设所有的 FF 都是 core scan cells，暂时不考虑 wrapper cells。）
OCC 的输入时钟必须是 free-running 的，当 design 中 scan cells 的 clock 存在分频的时候，OCC 需要插入到 divider 的后面。
错误的插入方法为：
原因是驱动 divider 的 clock 已经被 OCC 执行过 chopping 的动作，不再是 free-running 的 clock，这样就无法得到预期的 clock。
例如，transition 测试需要两个 clock pulse，在 fast-capture mode 下，divider 可以得到两个 clock pulse，但经过 divider 后，就只剩下一个 clock pulse 了，显然不能给后面的 FF2 所需要的 clock。
如下图所示，top 层的 design_A 还包含一层 core_A，并且 core_A 做了 wrapper chains，即 core A 能够单独测试。
因此，在 core_A 的 internal mode 下，为了能测试 core_A 的内部逻辑，core_A 内部需要插 OCC，在其 external mode 下（只考虑做一层 wrapper，此时对于顶层是 internal mode），还需要测试顶层的逻辑，因此顶层也需要一个 OCC。
此时，两个 OCC 的工作情况如下：
虽然有两个 OCC，但是无论何时，都是只有一个在工作，这就保证了在任何一个通路上，OCC 都没有级联，且所有 FF 的时钟都是经过 OCC 控的。
如下图所示，design_B 与 design_A 类似，区别是内部的 core_B 没有做 wrapper chains。
所以，core_B 不需要单独测试，它和 top 一起进行测试，core_B 的内部不需要插入 OCC。测试的时候无论是顶层的 FF1 还是 core_B 内部的 FF2，其时钟都由顶层的 OCC 来控制。
顶层的 OCC1 是必须要有的，需要它来控制 FF1 的时钟。如果 core_B 内部插了 OCC，因为没有做 wrapper，也就无法与顶层隔离开，这样一来，FF2 前面将会有两个 OCC，这就导致 OCC 级联，是不符合 rule 的，在 OCC insertion 这一步有 DRC 报错。
如下图所示，core_C 做了 wrapper chains，并且还有 devider，此时该如何插入 OCC 呢？
首先要明确，要实现 Scan 测试，所有的 FF 的时钟都必须由 OCC 进行控制。
一般情况下，在 block-level 中，会在每个 clock port 的后面（即上图中的 A 点）直接插入一个 OCC，这样就可以确保 block 内部所有的 FF 的 clock 都是由 OCC 控制的。
但是 core_C 中是存在 divider 的，结合示例 1 和 示例 2，core_C 中 OCC 的插入方法如下：
这里有一个小细节，FF2 和 FF4 的 clock 找不到一个公共点来进行 OCC 的插入，此时可以和前端沟通，让他们插入一个定位作用的 Buffer。
在 Wrapper Core 中，Scan Cell 分为 Regular Cell 和 Wrapper Cell，Regular Cell 是在 Internal Mode 时候工作，而 Wrapper Cell 是在 External Mode 时候工作。
如果示例 4 中的 FF3 是 Regular Cell，它在 Internal Mode 工作，此时顶层的 OCC1 不工作，core 内的 OCC3 工作且能拿到一个 free running clock 去驱动 FF3，这样 FF3 可以正常做 Scan 测试。
但是假如 FF3 是 Wrapper Cell，那么它就要在 External Mode 下工作，此时顶层的 OCC1 工作，core 内部的 OCC3 不工作，这时 FF3 拿到的 Capture Clock 就会出现问题。因为顶层的 OCC1 工作后会放下来一个 chopping 过的 clock，再经过 divider，AC Capture 的时候，两个 Clock Pulse 就变成一个，这会使得 FF3 无法测试。
因此，对于 Core 内有 Divider 的模块，假如 Divider 后面驱动了 Wrapper cell，需要特殊处理，最简单的方法就是这部分逻辑不做 Wrapper Cell。假如工具把 FF3 分析为了 Wrapper Cell，就需要把相对应的 Port Exclude 掉，使得 FF3 变成 Regular Cell 即可。
（如果 Divider 后面确实需要驱动 wrapper cell，也有相应的处理方式，本文不做讨论。）
如下图所示的 design_D，它与 design_C 类似，区别是内部的 core_D 不做 wrapper。
对于内部 core 不做 wrapper 的情况，core 内不用插 OCC，但是对于 design_D 来说是行不通的，因为 core 内还有个 Divider。
假如 core_D 内部不插入 OCC 并且不做 wrapper，Core 和顶层一起测试，Core 内的 FF 的测试时钟都由 OCC1 来控制。这对于 FF2 和 FF4 来说没什么问题，但是对于 FF3 又会出现 AC Capture Clock 只有一个 Clock Pulse 的情况，导致其无法测试。
因此，不管做不做 Wrapper，Core 内部只要有 Divider，Divider 后面就要插 OCC，否则 Divider 后面的逻辑将不可测。
但是，对于 design_D 的这种情况，如果直接在 B 点插入 OCC，它和 OCC1 之间就是级联关系，这是不符合设计规则的。可是顶层的 OCC1 又必不可少，否则 FF1/FF2/FF4 都不可测。解决这个问题的办法和 示例 4 类似，给 Divider 这一路单独做分支。
只是这个分支要从顶层开始做，并且给 core_D 增加个 port（如果这路时钟仅仅只是驱动了 core_D，在顶层没有驱动其他逻辑，也可以不新增 port，把 OCC1 和分支做在 core 内部）。
最终，完成 OCC 插入的 design 如下图所示：
基于上述几个示例，对 OCC 的插入位置做一个简单总结：
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