FPGA 跨时钟域 CDC 处理：3 种最实用的工程方案

module sync_2d
(
    input  wire     clk_dst,   // 目标时钟（信号要传到的时钟域）
    input  wire     rst_n,     // 全局复位，低电平有效（贴合上一篇编码规范）
    input  wire     din,       // 异步输入（来自另一个时钟域的单bit信号）
    output wire     dout       // 同步后输出（已经适配目标时钟域，无亚稳态风险）
);

// 两级同步寄存器，核心就是这两个reg，用于消除亚稳态
reg q1, q2;

// 时序逻辑，目标时钟上升沿触发，复位清零（工程标准写法）
always @(posedge clk_dst or negedge rst_n) begin
    if(!rst_n) begin          // 复位有效时，两级寄存器均置0，确保初始状态稳定
        q1 <= 1'b0;
        q2 <= 1'b0;
    end else begin
        q1 <= din;            // 第一级同步：采集异步输入信号，初步稳定
        q2 <= q1;             // 第二级同步：进一步稳定信号，彻底抵御亚稳态
    end
end

// 同步后的数据输出，取第二级寄存器的值（确保输出无亚稳态）
assign dout = q2;

endmodule

// 多比特跨时钟域握手机制，发送方clk_a，接收方clk_b，16bit数据（工程常用）
module cdc_handshake
(
    // 发送方（原时钟域 clk_a）
    input  wire         clk_a,      // 发送方时钟
    input  wire         rst_n,      // 全局复位，低电平有效
    input  wire [15:0]  data_a,     // 发送方多bit数据（16bit，可修改位宽）
    input  wire         data_vld_a, // 发送方数据有效信号
    
    // 接收方（目标时钟域 clk_b）
    input  wire         clk_b,      // 接收方时钟
    output reg [15:0]   data_b,     // 接收方同步后的数据
    output reg          data_vld_b  // 接收方数据有效信号（可选）
);

// 第一步：声明信号（同步信号、握手信号）
reg         valid_a_sync1;  // valid_a同步到clk_b域 第一级
reg         valid_a_sync2;  // valid_a同步到clk_b域 第二级（稳定有效）
reg         ack_b;          // 接收方应答信号（clk_b域）
reg         ack_b_sync1;    // ack_b同步到clk_a域 第一级
reg         ack_b_sync2;    // ack_b同步到clk_a域 第二级（稳定有效）
reg         data_lock;      // 数据锁存标志（避免数据被覆盖）

// 第二步：发送方valid_a 同步到接收方clk_b域（用方案1的两级同步）
always @(posedge clk_b or negedge rst_n) begin
    if(!rst_n) begin
        valid_a_sync1 <= 1'b0;
        valid_a_sync2 <= 1'b0;
    end else begin
        valid_a_sync1 <= data_vld_a;
        valid_a_sync2 <= valid_a_sync1;
    end
end

// 第三步：接收方逻辑（锁存数据 + 产生应答ack_b）
always @(posedge clk_b or negedge rst_n) begin
    if(!rst_n) begin
        data_b     <= 16'd0;  // 对应16bit数据，复位置0
        data_vld_b <= 1'b0;
        ack_b      <= 1'b0;
        data_lock  <= 1'b0;
    end else begin
        case(valid_a_sync2)
            1'b1: begin
                if(!data_lock) begin  // 第一次检测到valid，锁存数据
                    data_b     <= data_a;
                    data_vld_b <= 1'b1;
                    data_lock  <= 1'b1;
                    ack_b      <= 1'b1;  // 发送应答，告诉发送方已接收
                end else begin
                    data_vld_b <= 1'b0;  // 避免多次触发有效信号
                end
            end
            1'b0: begin  // valid无效，复位锁存标志和应答
                data_vld_b <= 1'b0;
                ack_b      <= 1'b0;
                data_lock  <= 1'b0;
            end
        endcase
    end
end

// 第四步：接收方ack_b 同步到发送方clk_a域（两级同步，确认应答）
always @(posedge clk_a or negedge rst_n) begin
    if(!rst_n) begin
        ack_b_sync1 <= 1'b0;
        ack_b_sync2 <= 1'b0;
    end else begin
        ack_b_sync1 <= ack_b;
        ack_b_sync2 <= ack_b_sync1;
    end
end

// （可选）发送方应答检测：收到ack后，可禁止新数据输入（避免数据冲突）
// 此处可根据实际需求添加，比如：assign data_a_en = !ack_b_sync2;

endmodule

// 异步FIFO IP核调用示例（async_fifo为前文配置的IP核名称）
module async_fifo_top
(
    input  wire         clk_a,      // 写时钟（50MHz，对应IP核配置）
    input  wire         clk_b,      // 读时钟（100MHz，对应IP核配置）
    input  wire         rst_n,      // 全局复位，低电平有效
    input  wire [15:0]  wr_data,    // 写数据（16bit，与IP核位宽一致）
    input  wire         wr_en,      // 写使能（高电平有效，写时钟域控制）
    input  wire         rd_en,      // 读使能（高电平有效，读时钟域控制）
    output wire [15:0]  rd_data,    // 读数据（16bit，与IP核位宽一致）
    output wire         full,       // FIFO满信号（写时钟域输出，IP核自带）
    output wire         empty       // FIFO空信号（读时钟域输出，IP核自带）
);

// 例化异步FIFO IP核，端口严格对应IP核配置
async_fifo async_fifo_inst
(
    .rst        (~rst_n),      // 注意：IP核默认复位高电平有效，此处取反适配全局低电平复位
    .wr_clk     (clk_a),       // 写时钟，对应clk_a
    .rd_clk     (clk_b),       // 读时钟，对应clk_b
    .din        (wr_data),     // 写数据输入
    .wr_en      (wr_en),       // 写使能，高电平写入
    .rd_en      (rd_en),       // 读使能，高电平读出
    .dout       (rd_data),     // 读数据输出
    .full       (full),        // 满信号输出（写时钟域）
    .empty      (empty)        // 空信号输出（读时钟域）
    // 若前文配置勾选了数据计数，可添加以下端口（可选）
    // .wr_data_count(wr_cnt),  // 写数据计数
    // .rd_data_count(rd_cnt)   // 读数据计数
);

endmodule