FPGA 实现 CIC 抽取滤波器原理与 Verilog 代码

CIC（级联积分梳状）滤波器的基本原理与 FPGA 实现方法。CIC 滤波器是一种无乘法器的 FIR 滤波器，常用于多速率信号处理。文章详细阐述了其积分器和梳状器结构、最大位宽计算公式以及级数对性能的影响。提供了基于 Verilog 的抽取滤波器代码示例，包含参数配置、顶层模块及仿真分析结果。通过调整抽取因子和级数，可实现不同采样率的降采样处理，并建议级联补偿 FIR 滤波器以优化通带衰减。

追风少年发布于 2026/4/5更新于 2026/4/186 浏览

FPGA 实现 CIC 抽取滤波器

一、什么是 CIC 滤波器

（一）CIC 滤波器原理和结构

CIC（级联积分梳状）滤波器是一种高效的多速率信号处理滤波器，属于无乘法器的线性相位 FIR 滤波器。常用于数字下变频（DDC）和数字上变频（DUC）中。CIC 滤波器的主要优点是不需要乘法器，结构简单，仅由加法器、减法器和寄存器组成。CIC 滤波器是 FIR 滤波器的一种，可以只使用积分器和梳状器来实现，没有了 FIR 的乘法操作，实现非常的简单并且大大节约了资源。 CIC 滤波器有三种工作模式：抽取滤波器（最常用）、插值滤波器和单纯滤波器。

抽取滤波器：数据流由高速输入变为低速输出，主要应用于数字下变频以及降低采样率的系统中。其结构如下图所示：

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单纯滤波器：数据流速率不变，积分器和梳状器都工作在同一个采样率下，主要应用于移动平均滤波。

插值滤波器：数据流由低速输入变为高速输出，主要应用于数字上变频以及提升采样率的系统中。其结构如下图所示：

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前面提到 CIC 滤波器主要由积分器和梳状器组成，积分器状态方程如下：

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梳状器状态方程如下：

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其中 N 为抽取倍数（抽取因子）。举个例子输入信号采样率为 100MHz，如果抽取因子为 10，那么降采样之后的信号速率就是 100MHz / 10 = 10MHz。也就是说 F_out = F_in / 抽取因子。由于单级 CIC 的第一旁瓣阻带衰减是固定的 13.46dB，无法很好的抑制旁瓣，因此可以通过级联的方式来提升抑制效果，根据实际旁瓣抑制需求可以实现单级、二级、三级、四级、五级、六级等多级 CIC。可以把 CIC 滤波器想象成一个多层过滤系统：

一级（N=1）：像一层纱网，能过滤掉一些大颗粒杂质，但一些小颗粒和细微的杂质还能通过。
二级（N=2）：在纱网后面再加一层更密的滤布，过滤效果更好。
…
五级（N=5）：相当于经过了五层不同精度的过滤，最后得到的液体非常纯净。

级数 N 越高，滤波效果越好，但系统的'阻力'也会相应增加（对应到 FPGA 就是资源消耗和位宽增长）。在数字下变频等应用中，N=5 或 N=6 是非常常见的选择，它在性能和资源之间取得了很好的平衡。

假设数据以 Fs（假设 100MHz）的频率输入滤波器，那数据先通过 3 级的积分滤波器一直进行累加。假如我们希望得到 Fs 的 10 分频的采样数据，那就将积分滤波器的最后一级输出以 Fs/N（10MHz）的频率进入梳状滤波器，梳状滤波器其实是微分运算，即当前值减去上一次的值。经过 3 次的梳状滤波器，最后 1 级的结果即为抽取的数值。

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`timescale 1ns /1ps module cic_down_sample#( parameter DATA_IN_WIDTH = 8, parameter DATA_OUT_WIDTH = 8, parameter CIC_FACTORS = 16, // 抽取因子 parameter MAX_WIDTH = 20 // 最大位宽 )( input clk, input rstn, input signed [DATA_IN_WIDTH-1:0] data_in, input data_in_valid, output signed [DATA_OUT_WIDTH-1:0] data_out ); wire signed [MAX_WIDTH-1:0] add_data_0; wire signed [MAX_WIDTH-1:0] add_data_1; wire signed [MAX_WIDTH-1:0] add_data_2; reg signed [MAX_WIDTH-1:0] data_0; reg signed [MAX_WIDTH-1:0] data_1; reg signed [MAX_WIDTH-1:0] data_2; reg [4:0] cnt_div; reg sample_flag; // 采样标志 reg signed [MAX_WIDTH-1:0] comb_in; wire signed [MAX_WIDTH-1:0] add_comb_0; wire signed [MAX_WIDTH-1:0] add_comb_1; wire signed [MAX_WIDTH-1:0] add_comb_2; reg signed [MAX_WIDTH-1:0] comb_0; reg signed [MAX_WIDTH-1:0] comb_1; reg signed [MAX_WIDTH-1:0] comb_2; // 积分器 always @(posedge clk or negedge rstn) begin if (!rstn) begin data_0 <= 'd0; data_1 <= 'd0; data_2 <= 'd0; end else begin data_0 <= add_data_0; data_1 <= add_data_1; data_2 <= add_data_2; end end assign add_data_0 = {{12{data_in[7]}}, data_in} + data_0; assign add_data_1 = add_data_0 + data_1; assign add_data_2 = add_data_1 + data_2; // 降采样处理 always @(posedge clk or negedge rstn) begin if (!rstn) begin cnt_div <= 'd0; end elseif (cnt_div == CIC_FACTORS - 1) begin cnt_div <= 'd0; end else begin cnt_div <= cnt_div + 1; end end always @(posedge clk or negedge rstn) begin if (!rstn) begin sample_flag <= 1'b0; end elseif (cnt_div == CIC_FACTORS - 1) begin sample_flag <= 1'b1; end else begin sample_flag <= 1'b0; end end // 梳状器 always @(posedge clk or negedge rstn) begin if (!rstn) begin comb_in <= 'd0; end elseif (sample_flag) begin comb_in <= add_data_2; end end always @(posedge clk or negedge rstn) begin if (!rstn) begin comb_0 <= 'd0; comb_1 <= 'd0; comb_2 <= 'd0; end elseif (sample_flag) begin comb_0 <= comb_in; comb_1 <= add_comb_0; comb_2 <= add_comb_1; end end assign add_comb_0 = comb_in - comb_0; assign add_comb_1 = add_comb_0 - comb_1; assign add_comb_2 = add_comb_1 - comb_2; assign data_out = add_comb_2[19:12]; endmodule

FPGA 实现 CIC 抽取滤波器原理与 Verilog 代码