【FPGA实战】基于AD7606的8通道高速同步采集系统设计与Verilog实现（附完整源码）
前言：为什么AD7606是工业数据采集的“黄金标准”？
在工业控制、电力监测、医疗设备、雷达信号处理等高精度多通道数据采集场景中，ADI公司的AD7606几乎成了行业标配。它是一款16位、8通道、真差分输入、同步采样ADC，最高支持200 kSPS采样率，内置抗混叠滤波器和可编程增益，极大简化了前端模拟电路设计。
而如何用FPGA高效驱动AD7606，并实现稳定可靠的数据读取？这正是本文要深入剖析的核心问题。
今天，我们将从FPGA开发专家的视角，手把手带你构建一个高性能、低延迟、可调试的AD7606采集系统。无论你是刚入门FPGA的新手，还是正在攻坚项目的资深工程师，这篇文章都将为你提供极具价值的参考。
第一章：系统架构概览 —— 从需求到顶层设计
1.1 AD7606关键特性回顾
- 8通道同步采样（CH0～CH7）
- 16位分辨率，±5V或±10V输入范围（由
RANGE引脚控制） - 并行/串行输出模式（本设计采用串行SPI模式）
CONVST A/B：启动A组/B组转换（可独立或同时触发）BUSY：转换忙信号，高电平有效CS+SCLK+DoutA/DoutB：双数据流SPI接口
⚠️ 注意：AD7606在串行模式下，一次读取需96个SCLK周期（8通道 × 16位 = 128位？错！实际为双通道并行输出，故仅需64位 × 2 = 128位？不！正确理解见后文）。
实际上，AD7606在串行模式下：
- DoutA 输出 CH0～CH3（4通道 × 16位 = 64位）
- DoutB 输出 CH4～CH7（4通道 × 16位 = 64位）
- 因此总共需要128个SCLK周期完成全部8通道读取。
但观察我们的代码，会发现更精妙的设计！
1.2 顶层模块接口分析（ad7606_top.v）
verilog
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1module ad7606_top( 2 input clk_in1_p, // 差分时钟正端（如100MHz） 3 input clk_in1_n, // 差分时钟负端 4 output pen_o, // 板载电源使能（常拉高） 5 input ad_busy_i, // AD7606忙信号 6 output ad_cs_o, // 片选 7 output ad_sclk_o, // SPI时钟 8 output ad_rst_o, // AD7606复位（低有效） 9 output ad_convsta_o,// CONVST A 10 output ad_convstb_o,// CONVST B 11 output ad_range_o, // 量程选择（0: ±10V, 1: ±5V） 12 input ad_out_a_i, // DoutA 13 input ad_out_b_i // DoutB 14);✅ 专家点评：该接口设计简洁规范，符合工业级FPGA工程命名习惯（_i输入，_o输出），且预留了调试信号（如ILA探针），体现专业素养。
第二章：时钟与复位系统 —— 稳定性的基石
2.1 差分时钟转单端 & PLL使用
verilog
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1wire clk100M, locked; 2clk_wiz_0 clk_7606_inst ( 3 .clk_out1(clk100M), 4 .locked(locked), 5 .clk_in1_n(clk_in1_n), 6 .clk_in1_p(clk_in1_p) 7);- 使用Xilinx Clocking Wizard IP核将外部差分时钟（如100MHz LVDS）转换为内部单端时钟。
locked信号用于生成异步复位同步释放（ARSR） 的复位信号。
2.2 复位逻辑设计
verilog
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1assign ad_rst_i = !locked;- 当PLL未锁定时，
ad_rst_i = 1，复位整个AD7606控制逻辑。 ad_rst_o输出到AD7606的RESET引脚（低有效），故在子模块中会取反。
🔧 调试建议：务必在上电初期确保locked=1后再启动采集，否则SPI时序可能紊乱。第三章：核心控制逻辑 —— uispi7606模块深度解析
虽然本文未给出uispi7606.v源码，但从实例化参数可推断其功能：
verilog
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1uispi7606 #( 2 .SPI_DIV(10'd5), // SCLK分频系数 → 实际SCLK = 100MHz / (2*(5+1)) ≈ 8.33MHz 3 .T5US_DIV(10'd999) // 5us延时计数（用于CONVST脉宽或CS建立时间） 4) uispi7606_inst ( 5 .ad_clk_i(clk100M), 6 .ad_rst_i(!locked), 7 .ad_busy_i(ad_busy_i), 8 .ad_cs_o(ad_cs_o), 9 .ad_sclk_o(ad_sclk_o), 10 .ad_rst_o(ad_rst_o), 11 .ad_convsta_o(ad_convsta_o), 12 .ad_convstb_o(ad_convstb_o), 13 .ad_range_o(ad_range_o), 14 .ad_out_a_i(ad_out_a_i), 15 .ad_out_b_i(ad_out_b_i), 16 .ad_out_a(ad_out_a), // [63:0] 组合后的CH0～CH3 17 .ad_out_b(ad_out_b), // [63:0] 组合后的CH4～CH7 18 .ad_cap_en(ad_cap_en) // 采集使能标志（用于ILA触发） 19);3.1 关键设计亮点
- 双CONVST控制：同时拉高
ad_convsta_o和ad_convstb_o，实现8通道真正同步采样。 - SPI时钟可配置：通过
SPI_DIV灵活调整SCLK速率，适配不同PCB走线长度。 - 自动状态机管理：内部应包含“空闲→启动转换→等待BUSY↓→读取数据”状态机。
- 数据拼接：将串行输入的bit流重组为64位并行数据（每16位一通道）。
💡 性能提示：AD7606最大SCLK频率为20MHz（串行模式），此处8.33MHz完全满足要求，且留有余量。
第四章：数据解析与通道映射 —— 从比特流到工程值
4.1 通道数据拆分
verilog
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1wire [15:0] ad_ch1 = ad_out_a[63:48]; // CH0 2wire [15:0] ad_ch2 = ad_out_a[47:32]; // CH1 3wire [15:0] ad_ch3 = ad_out_a[31:16]; // CH2 4wire [15:0] ad_ch4 = ad_out_a[15: 0]; // CH3 5wire [15:0] ad_ch5 = ad_out_b[63:48]; // CH4 6wire [15:0] ad_ch6 = ad_out_b[47:32]; // CH5 7wire [15:0] ad_ch7 = ad_out_b[31:16]; // CH6 8wire [15:0] ad_ch8 = ad_out_b[15: 0]; // CH7✅ 命名规范：虽然命名为ch1～ch8，但实际对应AD7606的V1～V8（即CH0～CH7），注意文档一致性。
4.2 数据格式说明
- 16位二进制补码（Two’s Complement）
- 满量程对应：
±10V：0x7FFF = +10V, 0x8000 = -10V±5V：0x7FFF = +5V, 0x8000 = -5V
后续可接FIFO、DDR3缓存或通过UART/ETH上传至上位机。
第五章：在线调试利器 —— ILA集成实践
verilog
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1ila_0 ila_debug ( 2 .clk(ad_clk_i), 3 .probe0(ad_cap_en), 4 .probe1(ad_ch1), .probe2(ad_ch2), ..., .probe8(ad_ch8), 5 .probe9(ad_convsta_o), .probe10(ad_convstb_o), 6 .probe11(ad_busy_i) 7);- 使用Xilinx Integrated Logic Analyzer (ILA) 实时捕获：
- 所有8通道ADC数据
- 控制信号（CONVST、BUSY）
- 采集使能标志
🛠️ 调试技巧：触发条件设为ad_cap_en == 1，可精准捕获一次完整采集周期。观察BUSY下降沿是否对齐CS拉低，验证时序正确性。
第六章：工程优化建议（专家级）
- 增加过采样（OS）支持
注释掉的.ad_os_o可扩展为3位过采样控制（1x, 2x, 4x...512x），提升ENOB。 - 动态量程切换
将ad_range_o改为寄存器控制，实现软件可配置±5V/±10V。 - 添加FIFO缓存
避免高速采集时数据丢失，尤其当后级处理较慢时。 - 跨时钟域处理（CDC）
若ad_clk_i与系统主时钟不同频，需用FIFO或握手协议传递数据。 - 功耗优化
在空闲时拉低CONVST，使AD7606进入低功耗模式。
附录：资源下载
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