FPGA系统学习详细版资料包，整理超多资料，整理不易，链接随时有可能失效，先下载再学习 网盘链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 提取码: 123 国产FPGA安路TD（TangDynasty）工具使用方法全流程详解 TD（TangDynasty）是安路科技自研的FPGA/FPSoC集成开发环境，覆盖**RTL输入→…
FPGA系统学习详细版资料包，整理超多资料，整理不易，链接随时有可能失效，先下载再学习
网盘链接：https://pan.baidu.com/s/1rDsLAXGj8WbX82teSkhuIw?pwd=1234 提取码: 123
TD（TangDynasty）是安路科技自研的FPGA/FPSoC集成开发环境，覆盖RTL输入→综合→布局布线→时序分析→比特流生成→下载调试全流程，支持Windows/Linux系统，适配EG、ELF、SF1、DR1等安路全系列芯片。以下从环境搭建、工程创建、设计输入、综合、约束、布局布线、仿真、下载调试、高级功能、常见问题等维度，提供最详细的操作方法。
D:\Anlogic\TD），避免路径问题导致编译失败。bin文件夹路径（如D:\Anlogic\TD\bin）添加到系统Path，确保命令行可调用TD工具。Help→License Manager中激活授权（免费版默认已授权，高端版需导入License文件）。USB Serial Converter（VID/PID：0403/6042），右键选择Install WinUSB安装驱动。Anlogic JTAG Cable，无黄色感叹号。led_flow_demo），禁止中文、空格、特殊字符，否则Makefile/脚本报错。D:\FPGA_Projects\led_flow），避免深层路径导致编译超时。EG4S20BG256），封装代码（BG256）不可省略，否则布局布线资源估算偏差、下载失败。led_flow.v中模块声明为module led_flow(input clk, ...)，此处必须填led_flow，填led_flow.v会报can't find top module错误。src（设计文件）、constraints（约束文件）、sim（仿真文件）等目录。.sdc（时序约束）或.xdc（引脚约束）文件，约束文件必须提前创建，否则烧录后功能异常。右键Hierarchy→New Source，选择File Type（Verilog/VHDL），输入文件名（如led_flow.v），保存到src目录。
编写代码：TD内置代码编辑器，支持语法高亮、自动补全、错误实时提示。
添加现有文件：右键Hierarchy→Add Sources，选择本地HDL文件，导入工程。
示例（LED流水灯）：
module led_flow( input clk, input rst_n, output reg [3:0] led ); reg [23:0] cnt; always @(posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 24'd0; else cnt <= cnt + 1'b1; end always @(posedge clk or negedge rst_n) begin if(!rst_n) led <= 4'b0001; else if(cnt == 24'd10000000) begin // 50MHz时钟，0.2s翻转 led <= {led[2:0], led[3]}; cnt <= 24'd0; end end endmodule
src/ip）。在顶层模块中例化IP核：
pll_inst u_pll( .clk_in1(clk), .clk_out1(clk_100m), .locked(pll_locked) );
新建/打开constraints/top.xdc，编写引脚分配：
# 时钟引脚 set_property PACKAGE_PIN P10 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] # 复位引脚 set_property PACKAGE_PIN P11 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] # LED引脚 set_property PACKAGE_PIN P12 [get_ports {led[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}] set_property PACKAGE_PIN P13 [get_ports {led[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}]
新建/打开constraints/top.sdc，编写时序约束（核心）：
# 1. 时钟约束（最关键） create_clock -name clk -period 20.0 [get_ports clk] # 50MHz时钟，周期20ns # 2. 输入延迟 set_input_delay -clock clk -max 2.0 [get_ports {rst_n}] # 3. 输出延迟 set_output_delay -clock clk -max 2.0 [get_ports {led[*]}] # 4. 多周期路径 set_multicycle_path 2 -setup -from [get_clocks clk] -to [get_registers {led*}] # 5. 伪路径（忽略非关键路径） set_false_path -from [get_ports rst_n] -to [get_registers cnt*]
TD仿真依赖第三方工具（如ModelSim、VCS），需提前安装并配置仿真库。
D:\Anlogic\TD\simlib），点击Compile，生成仿真库文件。D:\ModelSim\win64），确保TD可调用ModelSim。编写Testbench：新建sim/led_flow_tb.v，编写激励文件：
`timescale 1ns / 1ps module led_flow_tb; reg clk; reg rst_n; wire [3:0] led; // 例化顶层模块 led_flow u_led_flow( .clk(clk), .rst_n(rst_n), .led(led) ); // 生成时钟（50MHz） initial clk = 1'b0; always #10 clk = ~clk; // 复位激励 initial begin rst_n = 1'b0; #20 rst_n = 1'b1; #1000000 $finish; // 仿真时长 end endmodule
.bit（JTAG下载）或.mcs（Flash烧录）。runs\impl_1\目录下（如led_flow_demo.bit）。.bit文件，点击Program。.mcs文件：在Generate Bitstream中选择MCS Format，配置Flash参数（如Flash型号、起始地址）。.mcs文件，烧录至Flash。插入调试核：在代码中添加**ILA（Integrated Logic Analyzer）**核，监控内部信号：
// 例化ILA核 ila_0 u_ila( .clk(clk), .probe0(cnt[23:0]), .probe1(led[3:0]) );
TD支持Tcl命令行，实现批量编译、仿真、下载，提升效率：
# 1. 创建工程 create_project led_flow_demo D:/FPGA_Projects/led_flow_demo -part EG4S20BG256 # 2. 添加源文件 add_files {D:/FPGA_Projects/led_flow_demo/src/led_flow.v} add_files -fileset constrs_1 {D:/FPGA_Projects/led_flow_demo/constraints/top.xdc D:/FPGA_Projects/led_flow_demo/constraints/top.sdc} # 3. 综合 synth_design -top led_flow -part EG4S20BG256 # 4. 布局布线 place_design route_design # 5. 生成比特流 write_bitstream -force D:/FPGA_Projects/led_flow_demo/led_flow_demo.bit # 6. 下载 open_hw connect_hw_server open_hw_target program_hw_devices -force {usb-1:1:1} D:/FPGA_Projects/led_flow_demo/led_flow_demo.bit close_hw_target
.tcl文件，在TD Tcl控制台或Windows命令行中执行。src、constraints、sim目录，忽略runs（编译临时文件）。can't find top module。TD工具是安路FPGA开发的核心，掌握环境搭建→工程创建→设计输入→综合→约束→布局布线→仿真→下载调试全流程，是国产FPGA开发的基础。操作中需重点关注器件型号匹配、约束文件编写、时序优化、仿真验证，结合命令行与高级功能，可大幅提升开发效率。
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