一、初识
JESD204B 是由 JEDEC(电子器件工程联合会)制定的高速串行接口标准,主要用于数据转换器(ADC/DAC)与数字处理器(如 FPGA、ASIC)之间的数据传输。在 JESD 标准出现前,常用的是传统的 LVDS 接口:LVDS(Low-Voltage Differential Signaling,低压差分信号)是一种广泛应用的物理层电气标准,用于高速、低功耗的差分信号传输。
在使用 LVDS 接口时,对阻抗和多通道时延要求比较严格。因为 LVDS 使用的是源同步接口,允许时钟和多个数据通道同时传输,时钟信号和数据保持确定的相位关系,同时由发送端传输至接收端。接收端利用对端传送来的时钟信号作为采样时钟,对数据位进行采样。在采样过程中,只要保证接收端时钟信号与接收数据满足一定的建立/保持时间,数据即可被正确接收。
因此我们可以知道,LVDS 对各通道的时延要求是比较高的,因此 PCB 布线要求也比较严格,差分对需阻抗匹配(100Ω±10%)和等长控制(长度差<5 mil),高密度布线时难度剧增。多通道 LVDS 系统需严格同步时钟(如 FPGA 至多个 ADC),时钟抖动>1 ps 可能导致采样偏差。
对于 JESD204B 协议而言,它为多通道高速数据转换器设计的端到端协议标准,含完整的同步和校验机制,是一种高速串行接口标准,该协议支持高达 12.5 Gbps 的数据速率。物理接口上,它依靠的是高速收发器进行数据收发同步与校验,即串行收发数据,这也就意味着数据接口路由所需电路板布线空间更少,适用于需要高带宽和高可靠性的应用场景。相比与 LVDS 它的线更少,建立与保持时序要求更低及转换器和逻辑器件的封装更小。因此在高速 AD/DA 芯片中很常用,并且在通信 AD/DA IC 中,未来将会越来越主流。

图 2 JESD 连接
二、JESD204B 结构
JESD204B 协议层主要包括四层,分别为:物理层、链路层、传输层、应用层。
- 物理层:基础,基于高速 SerDes(如 Xilinx GTY、GTX)的电气接口,支持多通道绑定。
- 链路层:主要包括处理加扰 (SCRAMBLING)、8B/10B 编码、链路同步(CGS/ILAS)。
- 传输层:主要是数据对应关系,包括定义数据映射规则(如采样分帧、通道分配)。
- 应用层:用户得到最终 IQ 数据。
JESD204 协议定义了三种子类模式(Subclass 0/1/2),用于解决多器件时钟同步与确定性延迟问题链路建立。
Subclass 0
- 无全局同步信号:依赖设备自身时钟(Device Clock)的相位对齐,通过本地多帧时钟(LMFC)实现单器件内的多通道同步。
- 无确定性延迟:不同器件的 LMFC 可能随机偏移,无法保证跨器件的固定延迟。

图 3 Subclass 0
Subclass 1
- 全局同步信号(SYSREF):所有器件(FPGA、ADC、DAC)接收同一 SYSREF 信号,对齐各 LMFC 的相位。
- 确定性延迟:链路建立后,数据传输延迟固定(±1 LMFC 周期),支持多器件纳秒级同步。



































