FPGA 商用级 ISP 中动态坏点校正（DPCC）的实现方案。针对传感器坏点导致的图像质量问题，提出了基于 5x5 同色像素滑窗的硬件架构。通过 Line Buffer 缓存数据提取同色邻域，利用绝对值减法阵列计算水平、垂直及对角线梯度。算法引入极值判定与动态阈值比对机制，结合边缘敏感保护策略防止误杀真实边缘。当判定为坏点时，采用方向加权插值进行修复。整体设计采用全流水线结构，支持高分辨率实时处理，并通过寄存器配置实现高度可定制性，有效平衡了面积消耗与校正精度。
在传感器（Sensor）制造中，由于半导体工艺缺陷或后期老化，不可避免会出现常亮像素（Hot Pixel）或死像素（Dead Pixel）。
在 Bayer 格式下，直接邻域的像素颜色不同。商用设计首先要解决同色分量提取的问题。
设计中通过 Line Buffer（行缓存） 缓存 5 行 Raw 数据。硬件逻辑会从 5x5 的大矩阵中，根据当前的 Bayer 相位，提取出同色像素的子集合：
clk 周期，算法核心都能拿到一组完整的空间相关像素。这套 IP 最精妙的地方在于其多准则并行判决逻辑。为了不误杀边缘，它引入了复杂的梯度计算。
算法会在多个方向计算梯度（差异值）：
Verilog 展开：
硬件上并不直接使用复杂的方差公式，而是使用绝对值减法阵列。
// 伪逻辑：计算水平梯度
assign diff_h = (px_left > px_right) ? (px_left - px_right) : (px_right - px_left);
一个点被判定为坏点，必须同时满足以下严苛条件：
Factor（增益因子）通常通过移位（Shift）实现，避免使用高成本的除法器。源码中支持三套独立的判决准则（Sets），通过寄存器灵活配置。如果 Gh 很小但 Gv 很大，说明当前处于一条水平边缘线上。此时即使中心点偏离均值，算法也会通过比较各方向梯度，将'坏点判决'挂起（Inhibit），从而保护边缘不被修掉。
当判定结果为'坏'时，输出不再是 P_center，而是修复值。
bp_fifo 模块会实时拉取静态坏点坐标，一旦与当前像素坐标匹配，会强制触发校正逻辑。is_bad 信号控制选择器，在单时钟周期内输出原始值或校正值。这套 Verilog 实现的技术闪光点，也是构建 ISP 基线的重要参考：
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